hyhdl 0.1.13

新的介绍内容：

hyhdl扩展是一款专为Verilog和部分SystemVerilog设计的强大工具，旨在简化硬件开发流程。通过该扩展，用户可以轻松生成模块例化、测试平台以及详细的文档，显著提升开发效率。

主要功能：

• 例化和测试平台生成：

  • 支持Verilog代码的例化和测试平台生成。
  • SystemVerilog部分兼容，为用户提供更广泛的应用场景。

• 文档生成：

  • 自动生成模块文档，包括参数表、端口表和波形图。
  • 支持实时更新和导出为离线HTML文件，方便查看和分享。

使用方法：

• 例化：

  1. 打开Verilog文件。
  2. 点击编辑器右上角的hyhdl.instantiation按钮。
  3. 例化代码将被复制到剪切板，供您粘贴使用。

• 测试平台：

  1. 打开Verilog文件。
  2. 点击编辑器右上角的hyhdl.testbench按钮。
  3. 新编辑器将打开，显示生成的测试平台代码。

• 文档：

  1. 打开Verilog文件。
  2. 点击编辑器右上角的hyhdl.documentation按钮。
  3. 在VSCode右侧栏查看文档预览。
  4. 如需导出文档，点击预览右上角的Export HTML按钮。

扩展设置：

• 用户可以指定测试平台模板文件路径，hyhdl将根据模板生成代码。

已知问题与反馈：

• 目前仅在Windows 10上测试过Verilog文件。
• 如遇问题，请将hyhdl_dump文件发送至hid4net@outlook.com。

hyhdl扩展通过简化硬件设计流程，帮助FPGA工程师提高工作效率。无论是生成例化代码、测试平台还是文档，hyhdl都是您硬件开发的得力助手。