vscode-verilog 1.0.13

新的介绍内容：

vscode-verilog是专为Verilog HDL开发者设计的Visual Studio Code插件，旨在提升您的开发效率。通过集成语言服务器，该插件为您提供了一系列功能，帮助您更快、更准确地编写Verilog代码。

主要功能包括：

• 自动补全：插件支持端口列表和模块名称的自动补全功能，使用textEdit进行智能提示，极大提高了代码编写的速度和准确性。
• 代码重构：2019年7月11日进行的代码重构，使得插件的性能和用户体验得到了显著提升。
• 关键词支持：添加了Verilog关键词的自动补全，并修复了关键词详细描述的问题，确保您在编写代码时能够快速找到所需的关键词。

更新历史：

• 2019年7月14日：添加端口列表的自动补全功能。
• 2019年7月11日：进行代码重构，优化插件性能。
• 2019年7月8日：添加模块名称的自动补全功能。

通过使用vscode-verilog插件，您将在Visual Studio Code中获得更流畅、更高效的Verilog HDL开发体验。无论是初学者还是专业开发者，都能从中受益，提升编程效率。