Verilog_Testbench 0.0.5

Verilog Testbench 和实例生成工具：提升您的Verilog编程体验

Verilog Testbench和实例生成工具是一款专为Verilog编程设计的Visual Studio Code扩展，旨在提升您的开发效率。通过提供便捷的命令，您可以快速生成测试基准和模块实例，简化Verilog模块的开发过程。

主要功能：

• Testbench命令： 在活动编辑器中，为Verilog模块生成测试基准。按下Ctrl+Shift+P选择命令后，工具将在新终端中生成测试基准。

  

• Instance命令： 在活动编辑器中，为Verilog模块生成实例。同样通过Ctrl+Shift+P选择命令，即可快速生成实例。

使用要求：

• 需要Python3环境以支持工具的运行。

扩展设置：

• Testbench设置： 配置生成Verilog模块测试基准的选项。
• Instance设置： 配置生成Verilog模块实例的选项。

已知问题：

• 安装失败： 如果安装扩展失败，建议更新您的Visual Studio Code至1.23版本或更高。

发布记录：

• 1.0.0版（2018/05/07）： 初始版本，支持生成Verilog模块的测试基准和实例。
• 1.0.1版（2018/05/07）： 修复README.md文件。
• 1.0.2版（2018/05/07）： 修复README.md文件以正确显示图形。
• 1.0.3版（2018/05/07）： 从.gitignore中删除out，以便上传out文件夹。
• 1.0.5版（2018/05/08）： 修改文件打开操作，解决在中国地区的解码问题。

其他：

• 尽情享受您的Verilog编程之旅！

访问GitHub地址获取更多信息：https://github.com/truecrab/VSCode_Extension_Verilog